浅谈台积电3D Fabric 技术三大步
时间: 2024-02-24 16:50:31 | 作者: 高压探头
在世界半导体大会上，台积电资深技术经理郑茂朋分享了台积电目前的先进封装前沿技术。
第一步是用先进制造，其中重要的是如何去切割，形成标准的集成电路。 第二步是使用wafer level 3D封装将其变成标准的集成电路。wafer level 3D封装并非在基板上实现，而是通过制造手段实现。这其实是Chiplet的典型方案，当芯片过于大时，需要将其切割成小芯片。台积电的SoIC是由三颗chiplet的小方案组成的。
第三步是BE（封装）2D/2.5D/3D，封装是通过基板的连线D Fabric 在HPC中的应用HPC的高性能运算主要指、网络通讯产品、CPUGPU以及使用AI的产品，都属于HPC的范畴。这其中会用到一些比较大的芯片。正常芯片最大尺寸是800平方毫米，但GPU和AI芯片需要无线增大时，就需要切割。 在HPC中，台积电会用到3D Chip Stacking。这这中间还包括两种方式，一种方式是 Chip on wafer，就是将切割后的Chip直接放在晶圆上；另一种方式是wafer on wafer，就是直接将晶圆和晶圆对接。完成这一阶段后，台积电将进行3D封装。 台积电的3D封装有很多种类。第一种，如果是高密度的互连。芯片需要和基板相连则会使用silicon imterposer，直接用晶圆作为中介层，进行高密度的连接。第二种，如果两个Die之间并非高密度互连，可能使用CoWoS-R或者InFo-2D的RDL。第三种，CoWoS-L处于以上两种情况中间，在Die和Die之间高密度互联区域中存在一个Local silicon。 台积电的SoIC封装方式，主要提供高密度互连。一种方式是chipon wafer,也就是logic与logic之间通过一个bonding直接连接，这其中尺寸能够达到9微米。另外一种wafer on wafer，也是提供了最小9个micron。目前，甚至在一些摄像头上，台积电已经提供了小于1个micron的bonding尺寸。这种连接方式能实现高带宽、节省能耗、提高SI/PI性能。
AMD发布的EPYC Processor中，将最占面积的缓存进行了3层的堆叠。 其他的封装方案还有，CoWoS和InFo。 CoWoS方案上，台积电推出了三种方式，CoWoS-S、CoWoS-R、CoWoS-L。CoWoS-S是CoWoS中台积电可提供的最成熟技术，已经有11年的研究经验。另外，一些低成本的方案能够正常的使用CoWoS-R，也即不使用晶圆的制造，而是通过有机物的RDL制造。
InFO-POP在2016年应用于手机产品，出货量达到1.2亿。现在，InFO-POP达到了4%的提升，并且其中的silicon较薄，更适用于手机。 苹果A系列的chip大概在100平方毫米，安卓也基本在120平方毫米，如果芯片需要的功能慢慢的变多，相应芯片会慢慢的大。台积电对此的应对方式是使用InFO-3D，将一颗芯片拆分为SoC 1和SoC 2，通过封装的形式堆叠，做成相同性能的一颗芯片，使得芯片尺寸明显变小。
3D Fabric的制造及生态链目前，台积电已经建成了全球第一个全自动化3D Fabric工厂，能够给大家提供：SoIC、CoWoS、InFO、先进测试的服务。
基板的尺寸大多停留在70*70mm的尺寸，但随着芯片的逐渐增大，需要的基板尺寸也更大。如何驱动基板厂商与台积电一起进一步改善，是其中一个问题。 在HPC方面，台积电将与HBM供应商密切合作，定义和调整HBM3规范，以实现与CoWoS技术的强大工艺集成。 在手机方面，将InFo-POP兼容性从定制扩展到主流LP
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